Warum meldet die Intel® L-/H-Tile Avalon® Streaming IP für PCI Express* Timing-Verletzungen beim Kreuzen von Taktdomänenpfaden?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 20.3 bis 21.2 können Timing-Verletzungen zwischen Pfaden auftreten, die Taktdomains im Intel® L-/H-Tile Avalon® Streaming IP für PCI Express* kreuzen.

Die Intel® L-/H-Tile Avalon® Streaming IP für PCI Express* generiert die erforderliche Synchronisierungslogik für das Clock-Domain-Crossing. Die Synopsys* Design Constraints Files (.sdc) beschränken diese Pfade jedoch nicht korrekt.

Um dieses Problem zu beheben, führen Sie die nächsten Schritte durch:

1. Laden Sie altera_pcie_s10_gen3x16_cdc Synopsys* Design Constraints-Datei herunter (.sdc)
2. Fügen Sie altera_pcie_s10_gen3x16_cdc.sdc zu Ihrem Intel® Quartus® Projekt hinzu
3. altera_pcie_s10_gen3x16_cdc.sdc sollte nach der Intel® L-/H-Tile Avalon® Streaming IP for PCI Express* Konfigurationsdatei (.ip) platziert werden

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.3 behoben.