Artikel-ID: 000075596 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.01.2023

Warum sehe ich beim Intel® FPGA IP-Designbeispiel für das rx_lanes_aligned Signal in Interlaken (2. Generation) Zeitüberschreitungsfehler?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Interlaken (2. Generation) Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 21.1 und früher wurde das rx_lanes_aligned Signal nicht mit usr_clk synchronisiert, bevor das Ende des Ip-Kerns (Intellectual Property) erfolgte. Dies kann zu Metastabilität in der Benutzerlogik führen, wenn sie nicht vom Benutzer synchronisiert wird. Das metastabile Problem kann sich auf die Benutzerlogik übertragen, selbst wenn die Änderung der Ausrichtung nicht häufig ist.

    Lösung

    Um dies zu umgehen, empfiehlt Intel, dem rx_lanes_aligned Signal der usr_clk Domain einen S-Ynizer hinzuzufügen.

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 22.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Intel® Stratix® 10 NX FPGA
    เอฟพีจีเอ Intel® Stratix® 10 MX
    Intel® Agilex™ 7 FPGAs und SoC-FPGAs der F-Reihe
    Intel® Stratix® 10 DX FPGA
    เอฟพีจีเอ Intel® Stratix® 10 TX

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