Warum muss ich im Intel® Stratix® 10 E-Tile Dreifachgeschwindigkeits-Ethernet-Intel® FPGA IP-Designbeispiel ein IOPLL-Intel® FPGA IP-Upgrade durchführen?

Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 21.2 sehen Sie möglicherweise, dass der IOPLL-Intel® FPGA IP im Dreifach-Speed-Ethernet-Intel® FPGA IP 10/100/1000 MB Ethernet MAC (Fifoless) mit IEEE1588v2 und 2XTBI PCS mit E-Tile GXB Transceiver Design Example nicht erfolgreich aktualisiert wurde.

Ohne das IOPLL-Intel® FPGA IP-Upgrade durchzuführen, werden beim Kompilieren des Beispieldesigns folgende Fehler angezeigt:

Fehler(18185): Ihr Design enthält IP-Komponenten, die neu generiert werden müssen. Um Ihre IP erneut zu generieren, verwenden Sie das Dialogfeld IP-Komponenten aktualisieren, das im Projektmenü in der Quartus Prime Software verfügbar ist.

Fehler(18186): Sie müssen die IN datei ip/alt_tse_iopll_todsampling_clk.ip instanziierte IP-Komponente auf die neueste Version der IP-Komponente aktualisieren.

Fehler(18186): Sie müssen die IN Datei ip/alt_core_iopll_upstream.ip instanziierte IP-Komponente auf die neueste Version der IP-Komponente aktualisieren.

Fehler(18186): Sie müssen die IN datei ip/alt_core_iopll_tse_rx_clk.ip instanziierte IP-Komponente auf die neueste Version der IP-Komponente aktualisieren.

Fehler(18186): Sie müssen die IN datei ip/alt_core_iopll_tse_clk.ip instanziierte IP-Komponente auf die neueste Version der IP-Komponente aktualisieren.

Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 21.2 zu beheben, führen Sie die folgenden Schritte durch.

1. Führen Sie das IP-Upgrade durch und führen Sie die IOPLL-Intel® FPGA IP-Komponenten erneut aus.
2. Öffnen das Simulationsskript für den Simulator Ihrer Wahl:
   • Modelsim* -/example_testbench/setup_scripts/common/modelsim_files.tcl
   • VCS* – /example_testbench/setup_scripts/common/vcs_files.tcl
   • VCSmx* – /example_testbench/setup_scripts/common/vcsmx_files.tcl
   • Xcelium* – /example_testbench/setup_scripts/common/xcelium_files.tcl
3. Bearbeiten das vier IOPLL-Intel® FPGA IP-Designdateinamen im Simulationsskript, um mit den neu generierten IOPLL-Intel® FPGA IP Komponentendesign-Dateinamen übereinzukommen. Beispiele für IOPLL-Intel® FPGA IP Designdateien mit wahlfreien String-Suffixen, die aktualisiert werden müssen.
   • alt_core_iopll_tse_clk_altera_iopll_1931_oppet4q.vo1
   • alt_core_iopll_tse_rx_clk_altera_iopll_1931_t57sz6i.vo1
   • alt_core_iopll_upstream_altera_iopll_1931_4pedkla.vo1
   • alt_tse_iopll_todsampling_clk_altera_iopll_1931_7vfkdfa.vo1
4. Speichern Sie die Dateien.

Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.3 behoben.