Das Designbeispiel für das Intel® Stratix® 10 E-Tile Triple-Speed Ethernet Intel® FPGA IP ist in Hardware nicht funktionsfähig.

Das Designbeispiel für Intel® Stratix® 10 E-Tile Triple-Speed Ethernet Intel® FPGA IP, das in der Intel® Quartus® Prime Pro Edition Softwareversion 21.1 verfügbar ist, unterstützt die Simulation mit der bereitgestellten Testbench sowohl in Synopsys* VCS* als auch in Mentor* Modelsim.

Der Hardwaretest wird in Version 21.1 der Intel® Quartus® Prime Software nicht unterstützt.

Der Timing Analyzer kann Timing-Verstöße melden, wenn er das Beispieldesign in Version 21.1 der Intel® Quartus® Prime Software kompiliert.

Um dieses Problem in Intel® Quartus® Prime Pro Edition Software Version 21.1 zu umgehen, installieren Sie den folgenden Patch :

Laden Sie Version 21.1 Patch 0.15 für Linux herunter (.run)

Laden Sie Version 21.1 Patch 0.15 für Windows* herunter (.exe)

Laden Sie die R eadme für Version 21.1 Patch 0.15 (.txt) herunter

Dieses Problem wurde ab der Intel® Quartus® Prime Pro Software Version 21.3 behoben.

Ein Patch für Version 21.2 der Intel® Quartus® Prime Pro Software ist unter dem folgenden Link verfügbar:

Warum schlägt die Generierung des Intel® Stratix® 10 E-Tile Triple-Speed Ethernet Intel® FPGA IP Designbeispiel fehl?