Artikel-ID: 000075582 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.12.2022

Warum meldet die Intel® FPGA P-Tile Avalon® Streaming IP for PCI Express* Setup-Verletzungen, wenn das Debugging Toolkit in der Gen3-Konfiguration aktiviert wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Intel® FPGA P-Tile Avalon® Streaming IP for PCI Express* Gen3 Configuration werden Setup-Verletzungen angezeigt, wenn das Debugging Toolkit aktiviert und die IP für Gen3-Modi konfiguriert wird.

Lösung

Diese Timing-Verletzungen können sicher ignoriert werden.

Um dieses Problem zu umgehen, fügen Sie die folgenden set_false_path Einschränkungen ein, um die Timing-Verletzungen in Ihrem Projekt zu entfernen:

 

Für Gen3/4x16:

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|toolkit_readdata*

 

Für Gen3/4x8:

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|toolkit_readdata*

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|toolkit_readdata*

 

Für Gen3/4x4:

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -von *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* bis *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -von *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* bis *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|toolkit_readdata*

 

set_false_path von *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* zu *|toolkit_inst|toolkit_readdata*

 

set_false_path von *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* bis *|toolkit_inst|toolkit_readdata*

 

set_false_path -von *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* bis *|toolkit_inst|toolkit_readdata*

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs
Intel® Stratix® 10 DX FPGA

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