Kritisches Problem
Aufgrund eines Problems mit der Intel® Quartus® Prime Software Version 21.2 und früher, die gmii16b_rx_latency von 1G/2,5G/5G/10G Multiraten-Ethernet-PHY-Intel® FPGA IP-Ausgangssignal kann möglicherweise zwischen 0 (min) und 0x3FFFFF (max.) betragen, wenn Tx-Takt (tx_serial_clk), Rx-Takt (rx_cdr_refclk), Link-Partner Tx-Datenkanal-Referenztakt und empfohlene 80-MHz-latency_measure_clk des IP-Kerns sich eine gemeinsame Taktquelle teilen.
Infolgedessen sind die generierten Rx-Zeitstempel nicht korrekt, und die gemessene Verzögerung/Offset ist viel größer als erwartet in IEEE 1588-Anwendungen. Das gmii16b_tx_latency Signal ist von diesem Problem jedoch nicht betroffen. Dieses Problem wirkt sich nur auf den 1G- und 2,5G-IEEE-1588-Betrieb aus. 5G- und 10G-IEEE-1588-Operationen sind nicht betroffen.
Ändern Sie die IP-Core latency_measure_clk Taktfrequenz von 80 MHz auf entweder 79,98 MHz oder 80,02 MHz, um dieses Problem zu vermeiden.
Diese Änderung kann auch auf die 80-MHz-Sampling-Taktfrequenz des TOD Synchronizer-Intel® FPGA IP angewendet werden und wird
die Genauigkeit des PTP-Zeitstempels nicht beeinträchtigt.
Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.4 behoben.