Artikel-ID: 000075560 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.05.2021

Warum liest der HDMI 2.1 Intel® FPGA Design Example nach einem Hotplug- oder Reset-Ereignis gelegentlich nicht den HDMI-Sink-Empfänger EDID?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • HDMI* Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems, das mit Version 19.4 der Intel® Quartus® Prime Pro Software bei Verwendung der Intel® Arria® 10 Geräte und Version 20.4 der Intel® Quartus® Prime Pro Software beginnt, wenn die Intel® Stratix® 10 Geräte verwendet werden, kann es sein, dass der HDMI Intel® FPGA Source IP-Kern den HDMI Sink Receiver EDID nach einem Hotplug- oder Reset-Ereignis nicht lesen kann.

    Dies ist darauf zurückzuführen, dass der HDMI-Intel® FPGA-Source-IP-Kern FLT_update Polling-Timer weiterhin ausgeführt wird, wenn das HDMI Tx-Kabel nicht angeschlossen ist. Dieses Problem verursacht eine Beschädigung des I2C Master-Softwaredesigns und verhindert, dass der EDID-Inhalt korrekt gelesen werden kann.

    Lösung

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Version 21.1 Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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