Beschreibung
Aufgrund eines Problems mit dem ASMI Parallel II Intel® FPGA IP wird dieses Verhalten angezeigt, wenn das Lesesignal bestätigt wird, wenn die IP einen neuen Befehl mit waitrequest hoch angehalten hat. Das readdatavalid-Signal wird einen Taktzyklus bestätigt, nachdem das Lesesignal bestätigt wurde.
Da die IP immer noch beschäftigt ist, bleibt waitrequest hoch. Der Readdata-Bus von der IP ist nicht gültig.
Lösung
Um dieses Problem zu umgehen, senden Sie den Lesebefehl nicht an die IP, wenn die Wartezeit hoch ist.
Senden Sie den Lesebefehl, wenn das Waitrequest-Signal deasserted (Warten- und Warten-Signal) gesetzt wird.