Wenn Sie die Avalon®-MM-Register-Schnittstelle im JESD204B-Intel® FPGA IP verwenden, können Sie die Polaritätsinversion durch Bit[0] von lane_ctrl_ Registern (0x4 – 0x20) aktivieren, wobei die vorgesehene Lane-Nummer darstellt.
Lesen Sie die folgenden Links für JESD204B Adresskarte und Registerdefinitionen:
TX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_tx_regmap.html
RX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_rx_regmap.html
Bei Designs, die die Register-Schnittstelle nicht verwenden, folgen Sie den Anweisungen in der Problemumgehung unten, um eine Polaritätsinversion pro Lane im JESD204B-Intel® FPGA IP zu ermöglichen.
Wenn der JESD204B Intel® FPGA IP Kernregisterzugriff nicht verfügbar ist, folgen Sie der Problemumgehungssequenz unten, um die Polaritätsinversion zu aktivieren.
Ändern Sie das Verzeichnis in /altera_jesd204_phy_//
Öffnen Sie die Datei _altera_jesd204_phy__.v mit einem beliebigen Texteditor.
Suchen Sie nach Port-.csr_lane_polarity in der inst__mlpcs Instanziierung.
Die Breite des Eingabeports csr_lane_polarity ist L, wobei L die Gesamtzahl der Lanes im JESD204B Intel® FPGA IP Kern darstellt. Der LSB steht für Lane 0, das am wenigsten signifikante 1-Bit steht für Lane 1,..., MSB steht für Lane L-1.
Um die Polaritätsinversion zu aktivieren, fahren Sie 1 auf das vorgesehene Bit in csr_lane_polarity Eingangsport.
Das folgende Beispiel zeigt ein 8-Lanes-Design, wobei die Polarität für Lane 0 auf Lane 2 invertiert ist:
Modul _altera_jesd204_phy__ #(
...
altera_jesd204_tx_mlpcs #(
...
) inst_tx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111), 7,35), 7 TX: Polarität invertiert für Lanes 0-2
...
);
altera_jesd204_rx_mlpcs #(
...
) inst_rx_mlpcs (
...
.csr_lane_polarity (7 b0000_0111), * RX: Polarität invertiert für Lanes 0-2
...
);
...