Artikel-ID: 000075532 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 26.02.2018

Warum schlägt der Intel® 40-GbE-IP-Kern mit niedriger Latenz die automatische Absprache fehl, wenn die Master-Lane als 0, 1 oder 3 ausgewählt wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 40G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
  • Niedrige Latenz 40G 100G Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Intel® Arria® 10 Low Latency 40GBASE-KR4 Logikimplementierung kann Auto-Negotiation(AN) vor Intel Quartus® Prime Softwar Version 16.0 Update1 ausfallen.

    Der IP-Kern kann an ausfallen, wenn die Master-Lane aufgrund von zeitinternen Problemen als 0, 1 oder 3 ausgewählt ist.

    Da dieses Problem durch ein Timing-Problem verursacht wird, funktioniert die Simulation korrekt.

    Lösung

    Um dieses Problem zu umgehen, setzen Sie die Master-Lane auf 2.

    Dieses Problem wurde im Intel Quartus Prime Software Version 16.0 Update 1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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