Beschreibung
In der Stratix® IV Hard IP für PCI Express® haben einige Konfigurationen diepld_clk aus einer PLL angetrieben werden, die wiederum von coreclkout_hip. Diese Implementierung wird nicht unterstützt, wenn die Stratix V Hard IP verwendet wird.
Lösung
Für Stratix V stellen Sie eine Verbindung her pld_clk An coreclkout_hip wie in der Tabelle für die Hard-IP-Implementierung von Taktsignalen im Abschnitt "Taktsignale" des Benutzerhandbuchs Stratix V Hard IP for PCI Express zu sehen ist.