Artikel-ID: 000075517 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.04.2022

Warum schlägt die Intel® FPGA P-Tile Avalon® Streaming IP für PCI Express* Designbeispiele in Gen3-Konfigurationen das Setup-Timing am xcvr_reconfig_clk fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 21.2 schlägt die Intel® FPGA P-Tile Avalon® Streaming IP für PCI Express* Designbeispiele in Gen3-Konfigurationen xcvr_reconfig_clk Setup-Timing fehl, wenn das P-Tile Debug Toolkit aktiviert ist.
    Die Timing-Verletzung beeinflusst die Ergebnisse des P-Tile Debug Toolkit nicht.

    Lösung

    Zur Behebung dieses Problems steht ein Patch für die Intel® Quartus® Prime Pro Edition Software Version 21.2 zur Verfügung.
    Laden Sie Patch 0.23 über den entsprechenden Link unten herunter und installieren Sie es.

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 21.3 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe

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