Artikel-ID: 000075503 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 07.02.2014

Wie sollte ich die QDR II/QDR II+ mem_cq und mem_cq_n Pins in Arria® V GX/GT/ST/SX-Geräte platzieren?

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    QDR II und QDR II+ SRAM Controller mit UniPHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aus der Belegungsdatei des Geräts ist nur eine Pin-Position für mem_cq und mem_cq_n Pins verfügbar.

Lösung

Bei diesen Arria® V-Geräten werden komplementäre Anschlüsse nicht unterstützt, sodass je nach Einstellung der Leselatenz nur einer der mem_cq oder mem_cq_n Pins verwendet werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 10 Produkte

เอฟพีจีเอ Cyclone® V GX
Arria® V ST SoC-FPGA
เอฟพีจีเอ Arria® V GX
เอฟพีจีเอ Arria® V GT
เอฟพีจีเอ Cyclone® V E
Cyclone® V SE SoC-FPGA
เอฟพีจีเอ Arria® V GZ
Arria® V SX SoC-FPGA
Cyclone® V ST SoC-FPGA
Cyclone® V SX SoC-FPGA

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