Artikel-ID: 000075497 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.10.2018

Warum schreib und lese ich falsche Werte, wenn ich auf die Transceiver-PMA- und PCS-Register innerhalb des Intel® Stratix® 10 40G Ethernet-Designbeispiels mit niedriger Latenz zugreife?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 40G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Software Version 18.1 werden Schreibvorgänge in die Transceiver-PMA und PCS-Register innerhalb des Intel® Stratix® 10 Low Latency 40G Ethernet Design Example nicht wirksam. Darüber hinaus geben Leseinformationen aus den Transceiver-PMA- und PCS-Registern innerhalb des Intel Stratix 10 40G Ethernet-Designbeispiels mit niedriger Latenz falsche Werte zurück.

    Lösung

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 GX
    เอฟพีจีเอ Intel® Stratix® 10 MX
    Intel® Stratix® 10 GT SoC-FPGA
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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