Kritisches Problem
Bei der Neukonfiguration oder Durchführung eines CVP-Updates auf Ihrem Gerät kann ein Fehler auftreten, wenn an den Referenztaktpins (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P) des R-Tiles kein stabiles freilaufendes Taktsignal vorhanden ist, bevor der Rekonfigurationsprozess durchgeführt wird.
Das Problem wirkt sich während des ersten Konfigurationsvorgangs nicht auf Ihr Gerät aus, auch wenn an den Referenztaktpins (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P) kein stabiles freilaufendes Taktsignal vorhanden ist.
Stellen Sie ein stabiles, frei laufendes Taktsignal an den Referenztaktpins (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P) des R-Tiles bereit, bevor Sie eine Geräteneukonfiguration starten.
Diese Informationen wurden im Benutzerhandbuch für die Agilex™ FPGA-Konfiguration hinzugefügt.