Kritisches Problem
Gibt es bekannte Probleme mit den Registereinstellungen in der Datei "c3_reconfig.c", die von der dynamischen E-Kachel Hard IP Dynamic Reconfiguration Design Beispiel für Intel® Stratix® 10 FPGA im "25G Ethernet to CPRI Protocol", "10G/25G Ethernet Protocol" oder den "CPRI Protocol"-Modi betrieben wird?
Ja. Aufgrund eines Problems in den Intel® Quartus® Prime Pro Edition Software-Versionen 20.3 und früher, der "c3_reconfig.c"-Datei, die von der E-Kachel Hard IP Dynamic Reconfiguration Design Example Intel® Stratix® 10 FPGA, die im "25G Ethernet to CPRI Protocol" betrieben werden, "10G/25G Ethernet Protocol" oder "CPRI Protocol" Modi falsche Register-Schreibvorgänge auf die Transceiver-Registeradresse enthalten 0x30E, Bit [7]. Diese Schreibvorgänge finden Sie in den folgenden Funktionen:
"25G Ethernet to CPRI Protocol"
• c3_ehiplane_rcfg_25gptpfec_to_9p8gcpri
• c3_ehiplane_rcfg_25gptpfec_to_4p9gcpri
• c3_ehiplane_rcfg_25gptpfec_to_2p4gcpri
• c3_ehiplane_rcfg_10gcpri_to_9p8gcpri
"10G/25G Ethernet-Protokoll"
• c3_ehiplane_rcfg_25gptpfec_to_1gptp
• c3_ehiplane_rcfg_10gptp_to_1gptp
• c3_ehiplane_rcfg_25gptpnofec_to_1gptp
"CPRI Protocol"
• c3_cpriphy_rcfg_grp_a_to_grp_b
• c3_cpriphy_rcfg_grp_a_to_grp_c
Innerhalb jeder dieser Funktionen sind die folgenden Registerzugriffe falsch:
HIP OSC CLK SCG EN
rdata0 = IORD (xcvr_base_addr, 0x30E);
wdata = (rdata0 & 0xFFFFFF7F) | 0x80;
IOWR (xcvr_base_addr, 0x30E, wdata);
Führen Sie die folgenden Schritte durch, um dieses Problem zu beheben:
- Navigieren Sie zum Verzeichnis "/software/dynamic_reconfiguration_hardware/".
- Öffnen Sie die Datei "c3_reconfig.c".
- Suchen Sie die in der oben genannten Beschreibung angeführten Funktionen.
- Kommentieren Sie die folgenden (3) Abschnitte des Codes:
HIP OSC CLK SCG EN
rdata0 = IORD (xcvr_base_addr, 0x30E);
wdata = (rdata0 & 0xFFFFFF7F) | 0x80;
IOWR (xcvr_base_addr, 0x30E, wdata);
- Speichern Sie die Datei "c3_reconfig.c".
- Erstellen Sie das Nios-Softwareprojekt neu , um eine neue .elf-Datei zu erhalten.