Die Clock-Sharing-Option für mehrere Controller ermöglicht es den Controllern, die statischen PHY-Takte zwischen mehreren Controllern zu teilen, die auf der gleichen Frequenz laufen und sich den gleichen PLL-Referenztakt (Phase-Locked Loop) teilen müssen.
Es besteht jedoch eine Einschränkung, wenn Sie diese Funktion für Cyclone® III und Cyclone IV Gerätereihe aktivieren möchten.
- Für das Design mit zwei ALTMEMPHY-Instanzen werden weiterhin zwei PLLs verwendet.
Dies wird im folgenden Knowlegde-Artikel erläutert:
Kann ich eine einzelne PLL für zwei ALTMEMPHY-Instanzen in meinem Design teilen?
- Für den ALTMEMPHY-basierten Speichercontroller sollte PLL mit seinem vollständig kompensierten dedizierten Eingabestift gespeist werden, um Jitter zu reduzieren. Dies ist eine der Timing-Modellannahmen für PLL und Taktnetzwerk.
"Das Referenz-Eingangs-Taktsignal an die PLL muss von dem dedizierten Takteingangsstift, der sich neben der PLL befindet, oder vom Taktausgangssignal der angrenzenden PLL angetrieben werden. Um das Ausgabe-Takt-Jitter zu minimieren, darf der Referenz-Eingabe-Taktstift zur ALTMEMPHY PLL nicht über globale oder regionale Taktnetzwerke durch den Kern geleitet werden."
- Cyclone III- und Cyclone IV-Geräte verfügen nicht über eine vollständig kompensierte dedizierte Takteingabe, die zwei PLLs versorgen könnte.
Dieses PLL-Taktnetzwerk ist nur auf Arria® II GX,Stratix® III und Stratix® IV Gerätereihe verfügbar.
Arria II GX Gerät
- CLK[8..11] für PLL_5 und PLL_6
Gerät Stratix III, Stratix IV
- CLK[0.3] für PLL_L2 und PLL_L3
- CLK[4.7] für PLL_B1 und PLL_B2
- CLK[8..11] für PLL_R2 und PLL_R3
- CLK[12.15] für PLL_T1 und PLL_T2
Aus diesen Gründen sollte die Clock-Sharing-Nutzung mehrerer Controller nicht auf Cyclone III und Cyclone IV Gerätereihe verwendet werden.
Erwägen Sie, für jeden Speichercontroller auf Cyclone III und Cyclone IV Gerät eine separate Takteingabe zu haben.