Aufgrund eines Problems in der Quartus® II Software 12.1 SP1 und früher kann dieser Fehler beim Ausführen des SignalTap™ II Logic Analyzer angezeigt werden. Dieses Problem tritt aufgrund einer falschen Optimierung des JTAG TDO-Pfads auf. Dieses Problem betrifft Designs, die auf geräte mit Stratix® V, Arria® V und Cyclone® V ausgerichtet sind.
Um dieses Problem zu vermeiden, beschränken Sie den JTAG TDO-Pfad ordnungsgemäß und kompilieren Ihr Design erneut. Um den JTAG TDO-Pfad korrekt einzuschränken, fügen Sie der Datei Synopsys Design Constraints (.sdc) die folgenden Beschränkungen hinzu.
if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }
Dieses Problem wurde behoben, und der Pfad ist ab Version 13.0 der Software Quartus II korrekt eingeschränkt.