Artikel-ID: 000075419 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 10.10.2018

Warnung (16817): Verilog HDL Waring at alt_etipc3_nphy_elane.v (12698)

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
  • Niedrige Latenz 100G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
  • Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Die oben angezeigte Warnung wird möglicherweise aufgrund einer Modulkollision angezeigt, wenn ein Design mit mehreren Instanzen der Intel® Stratix® 10 E-Kachel Hard IP for Ethernet Intel FPGA IP kompiliert wird.

    Wenn mehrere Instanzen der E-Kachel Hard IP für Ethernet Intel FPGA IP mit verschiedenen Konfigurationen innerhalb desselben Intel® Quartus® Prime-Projekts verwendet werden, kann das Design falsch kompilieren, was auch zu Fehlern führen kann.

    Benutzer sehen Kompilierungswarnhinweise, bei denen Einstellungen für Module mit dem gleichen Namen sowohl in Intel Quartus Prime Kompilierung als auch während der Simulationskompilierung überschrieben werden.

    Lösung

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX

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