Warum sehe ich Timing-Verletzungen im Intel® Arria® 10 und Intel® Cyclone® 10 HDMI-Designbeispiel?

Wenn Sie ein HDMI-Designbeispiel für den Intel® Arria® 10 und Intel® Cyclone® 10 FPGAs generieren und kompilieren, kann es zu Timing-Verletzungen aufgrund der Clock-Domain-Kreuzung für den folgenden Pfad kommt:

Vom Knoten:
*|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1]

Zum Knoten:
*|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitscontroller|index[*]

Um dieses Problem zu umgehen, fügen Sie der SDC-Datei bitte die folgende Einschränkung hinzu:

set_multicycle_path -end -setup -from *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -bis *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitscontroller|index[*] 2

set_multicycle_path -end -hold -from *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -bis *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitsschärfer|index[*] 1

Dieses Problem wurde ab Version 18.0 der Intel® Quartus® Prime Software behoben.