Artikel-ID: 000075414 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.06.2017

Warum kann ich Übertragungsfehler sehen, wenn ich eine SerialLite III IP-Kernimplementierung auf Intel® Stratix® 10-FPGA-Hardware ausgeführt habe?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Serieller Lite III Streaming Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Unter Umständen wird Übertragungsfehler angezeigt, wenn eine SerialLite III IP-Kernimplementierung mit einer einzigen Lane auf Intel® Stratix® 10 FPGA auf der Hardware ausgeführt wird, wenn der Parameterwert "Required idle cycles between bursts " auf 2 gesetzt ist.

    Lösung

    Um dieses Problem zu umgehen, ändern Sie die erforderlichen Leerlaufzyklen zwischen Bursts auf 1. Regenerieren und neu kompilieren.

    Dieses Problem wird voraussichtlich in der nächsten vollständigen Produktionsversion der Intel® Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Stratix® 10 GT SoC-FPGA
    Intel® Stratix® 10 FPGAs und SoC FPGAs
    เอฟพีจีเอ Intel® Stratix® 10 GX

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