Artikel-ID: 000075407 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 09.06.2017

Warnung: Knoten: reconfig_clk[0] wurde als Takt bestimmt, wurde aber ohne eine entsprechende Taktzuweisung gefunden.

Umgebung

    Intel® Quartus® Prime Standard Edition
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Diese Warnung wird möglicherweise in den Phasen der statischen Zeitanalyse in der Intel® Quartus® Prime Software Version 17.0 beim Erstellen eines Designs mit dem eigenständigen IP-Kern JESD204B angezeigt, der auf ein Intel® Arria® 10 Gerät ausgerichtet ist, da der reconfig_clk nicht in der IP trainiert wird.

Lösung

Um dieses Problem zu umgehen, definieren Sie die reconfig_clk in der IP-SDC-Datei mit der Frequenz 100 MHz - 125 MHz.

Dieses Problem wird ab der Intel Quartus Prime Software Version 17.0.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs

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