Artikel-ID: 000075406 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 31.10.2017

Warum sehe ich redundante lvds_clk und Laden von Ausgabeanschlüssen, wenn ich IOPLL IP für den externen LVDS-PLL-Modus verwende?

Umgebung

    Intel® Quartus® Prime Pro Edition
    PLL
    IOPLL Intel® FPGA IP
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Software Version 17.1 führt die Generation der IOPLL IP für den externen PLL LVDS-Modus zu zwei lvds_clk und Laden der Ausgabeports.

Wenn die Option enable LVDS_CLK/LOADEN0 aktiviert ist, umfasst RTL fälschlicherweise fünf Ausgabeports.

 

 

Lösung

Dieses Problem ist ab der Intel® Quartus® Prime Pro/Standard Edition Software Version 19.3 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

เอฟพีจีเอ Intel® Stratix® 10 GX
Intel® Stratix® 10 GT SoC-FPGA

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