Artikel-ID: 000075402 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.11.2017

Warum sehe ich auf meiner Stratix 10 Hard IP für PCIe Fehler oder Verbindungstraining- oder Geschwindigkeitsänderungsfehler?

Umgebung

  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit der Intel® Stratix® 10 Hard IP für PCI* Express Core auf ES1 und ES2 L-Tiles und ES1 H-Tiles können Sie Folgendes sehen:

    – Während des Link-Trainings oder beim Ändern der Geschwindigkeit kann es sein, dass die PCIe* Hard IP nicht mit L0 verbunden ist oder die vorgesehene Verbindungsgeschwindigkeit erreicht. Wenn die Verbindung nicht angezeigt wird, steckt der LTSSM im Status Erkennen oder Abfragen fest.

    - Während des normalen Betriebs im L0-Zustand kann der Empfänger Fehler melden.

    Die Häufigkeit des Auftretens dieser beiden Ereignisse variiert je nach System-/Geräteeigenschaften und Betriebsbedingungen.

     

    Lösung

    Um dieses Problem auf den betroffenen Kacheln zu beheben, versuchen Sie, die FPGA neu zu konfigurieren.

    Dieses Problem wurde auf den Produktionsversionen L- und H-Tiles behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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