Artikel-ID: 000075401 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 19.09.2017

Fehler(19300): DSP DAFLOATER_I|S10FPDSP_BLOCK_0|SP_MULT" hat die Takteinstellung "adder_input_clock", die nicht auf "keine" gesetzt ist.

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit der Stratix® 10 Native Floating Point DSP IP in Quartus® Prime Pro Software Version 17.1 Stratix 10 ES Edition können Sie den oben genannten Fehler während der Kompilierung beobachten, wenn Sie den Multiplikationsmodus verwenden.

    Lösung

    Führen Sie die folgenden Änderungen im _altera_s10fpdsp_block_160_mdhrmmi.sv durch:

    Von

    .adder_input_clock("0") (Zeile 28)

    An

    .adder_input_clock ("KEINE")

     

    Dieses Problem wird ab der Software Quartus Prime Pro v17.1 behoben.

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    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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