Artikel-ID: 000075400 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.11.2017

Warum ist die inkonsistente Phase-Shift-Anforderung von Coreclock für Intel® Arria® 10 LVDS im Handbuch und der IP-GUI-Zusammenfassung?

Umgebung

    ALTLVDS_TX
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Fehlers in der LVDS Qsys GUI wird angezeigt, dass die Phase des Kerntakts bei 0 Grad feststeckt, während es laut Intel® Arria® 10 Handbuch 180/SERDES-Faktor sein sollte.

Lösung

Dieses Problem wird ab Intel® Arria® 10 Core Fabric and General Purpose I/Os Handbook Version 18.0.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs

1

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.