Warum schlägt die dynamisch generierte Multiraten-Beispiel-Designkompilierung von Ethernet 10G MAC mit niedriger Latenz für Stratix 10 Geräte fehl?

Aufgrund eines Problems mit Intel® Quartus® Prime Version 17.1 schlägt das dynamisch generierte Multiraten-Beispieldesign von Ethernet 10G MAC mit niedriger Latenz bei der Kompilierung fehl, wenn die Einstellung "Analog Voltage" in 1_1V in Ethernet 10G MAC Beispiel-Design-GUI mit niedriger Latenz geändert wird.

Folgendes sind die betroffenen Multi-Rate-Beispiel-Designvarianten:

1. 10G USXGMII Ethernet-Beispieldesign (Intel® Stratix® 10)
2. 10M/100M/1G/2,5G/10G Ethernet-Beispieldesign (Stratix 10)
3. 1G/2,5G-Ethernet mit 1588-Beispieldesign (Stratix 10)
4. 1G/2,5G/10G Ethernet mit 1588 Beispieldesign (Stratix 10)

Um dieses Problem zu umgehen, starten Sie den IP-Parameter-Editor der folgenden IPs aus dem generierten Multiraten-Beispiel-Designprojekt und ändern Sie die Einstellung für "VCCR_GXB und VCCT_GXB Support-Spannung für den Transceiver" manuell in 1_1V.

1. Stratix 10 L-Tile/H-tile Transceiver fPLL (Öffnen Sie die .ip-Dateien, die sich in \rtl\pll_fpll befinden, und ändern Sie die Einstellungen)
2. Stratix 10 L-Tile/H-tile Transceiver ATX PLL (Öffnen Sie die .ip-Dateien, die sich in \rtl\pll_atxpll befinden, und ändern Sie die Einstellungen)
3. 1G/2,5G/5G/10G Multiraten-Ethernet-PHY (öffnen Sie die .ip-Datei, die sich in \rtl\phy befindet, und ändern Sie die Einstellungen)

Dieses Problem wurde in Quartus Prime Version 17.1.1 behoben.