Aufgrund eines Problems in den Intel® Quartus® Prime und Prime Pro Softwareversionen 17.1.1 oder früher, die für Intel Cyclone V, Arria® V, Stratix® V, Cyclone 10 GX, Arria 10 oder Stratix 10 Geräte generierte JESD204B-IP könnte nach der Neuinitialisierung einen falschen Lane Deskew-Fehler (Bit-4 des RX-Fehlerstatus 0) markieren, da verschiedene Lanes zu verschiedenen Zeiten ihre Ausrichtung verloren haben, was zu einem falschen Fehler führt.
Um dies zu umgehen, folgen Sie den Schritten unten, um die csr_lane_deskew_err Interrupt-Bits nach der erneuten Initialisierung zu löschen.
1. Deaktivieren Sie immer das rx_err_reinit_en-Bit für deskew error, um eine unendliche Neuinitialisierung aufgrund eines Deskew-Fehlers zu vermeiden.
2. Ignorieren Sie den Deskew-Fehler, der nach der Neuinitialisierung auftritt, da er fälschlicherweise angezeigt wird.
3. Folgen Sie den Schritten im Abschnitt "Programmable RBD Offset" im JESD204B Intel FPGA IP Benutzerhandbuch , um den echten Deskew-Fehler zu löschen, der nach dem Reset auftritt (nicht der Deskew-Fehler nach der Erneuten Initialisierung).
Es ist nicht geplant, dieses Problem in der JESD204B-Intel FPGA IP zu beheben.