Artikel-ID: 000075389 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.10.2017

Warum trainiert mein Cyclone® 10 GX PCIe Hard IP Link Width downtrain?

Umwelt

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Flag für große Auswirkungen

    Beschreibung

    Wenn der Intel® Cyclone® 10 GX PCIe Hard IP-Kern während des Polling.Config-Status TS2-Trainingssequenzen empfängt, ist die automatische Lane-Polaritätsinversion nicht garantiert. Die Verbindung kann auf eine kleinere als die erwartete Verbindungsbreite trainieren oder nicht erfolgreich trainieren. Dies kann Konfigurationen mit jeder PCIe-Geschwindigkeit und Breite beeinflussen.

    Die automatische Lane-Polaritätsinversion wird unterstützt, wenn die Cyclone 10 GX PCIe Hard IP während des Polling.Active-Status TS1-Trainingssequenzen empfängt.

    Lösung

    Bei geschlossen Systemen, auf denen Sie beide Enden der PCIe-Verbindung steuern, designen Sie das Mainboard ohne Lane-Polaritäts-Inversion zwischen der Cyclone 10 GX PCIe Hard IP und dem Verbindungspartner. Wenn das Mainboard-Design mit Lane Polarity Inversion bereits abgeschlossen ist, verwenden Sie die Automatic Lane Polarity Inversion Soft IP in Quartus® Prime Version 17.1 oder neuer.

    Bei offenen Systemen, auf denen Sie die beiden Enden der PCIe-Verbindung nicht steuern, verwenden Sie die Soft-IP-Problemumgehung Automatic Lane Polarity Inversion in Quartus® Prime Version 17.1 oder neuer. Diese Soft-IP unterstützt die Gen1x1-Cyclone 10-GX-PCIe-Hard-IP-Konfiguration, Konfiguration über Das Protokoll oder den autonomen Hard-IP-Modus nicht.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Cyclone® 10 GX FPGA

    Disclaimer/Rechtliche Hinweise

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