Wenn Sie die Option Enable Control and Status Registers Transceiver in der JESD204B IP aktivieren, schlägt die IP-Kernsimulation fehl, da der Transceiver beim Reset feststeckt. Sie können in der Simulation beobachten, dass die tx_serial_data/rx_serial_data Signale oder die xcvr_rst_tx_ready/xcvr_rst_rx_ready-Signale bei 0 feststecken.
Dieses Problem betrifft die JESD204B IP, die für Arria® 10 und Stratix® 10 Geräte in den Softwareversionen Quartus® Prime Standard und Pro Edition 17.0 oder früher generiert wurde.
Um dieses Problem zu beheben, geben Sie dem reconfig_clk Port einen Takt von 100 MHz bis 125 MHz an und definieren Sie eine Reset-Sequenz auf den reconfig_reset Port.
Deaktivieren Sie alternativ die Transceiver-Neukonfigurationsoptionen. Beachten Sie, dass der IP-Kern-Testbench keine Operationen auf der Transceiver-Neukonfigurationsschnittstelle ausführt.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus Prime Software behoben.