Artikel-ID: 000075374 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 22.09.2017

Warum bietet das Intel FPGA VIP Suite Deinterlacer II IP-Produkt schlechte Deinterlacing-Qualität?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Deinterlacer II (4K HDR Durchgang) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit dem Quartus® Prime v16.1 der VIP Suite Deinterlacer II IP können Sie beim Einsatz des Video-über-Firm-Cadence-Erkennungs- und Korrekturalgorithmus schlechte Deinterlacing-Qualität erleben, was auf ein ausgetauschtes f0/f1-Problem zurückzuführen ist.

    Lösung

    Die Problemumgehung in v16.1 besteht darin, einen benutzerdefinierten Block vor der Deinterlacer II IP zum Umschalter von Bit 2 der interlaced Nilaced von eingehenden Avalon-ST-Videosteuerungspaketen zu erstellen. Dieses Problem wird ab Quartus® Prime v17.0 behoben.

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    Intel® programmierbare Geräte

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