Artikel-ID: 000075373 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.12.2017

Warum schlägt die Simulation des Stratix 10 JESD204B IP-Beispieldesigns fehl, wenn ModelSim SE Version 10.5c verwendet wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
    JESD204B Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Die Simulation des Intel® Stratix® 10 JESD204B Beispieldesigns, das in Intel® Quartus® Prime Software Version 17.1.1 oder zuvor generiert wurde, kann bei der Simulierung mit einer Auflösung von 1ps usng ModelSim SE Version 10.5c fehlschlagen.

Lösung

Um dieses Problem zu umgehen, entfernen Sie die 1ps-Auflösung aus der vsim Befehlszeile, indem Sie "-t ps" aus dem Befehl vsim in der modelsim do-Datei msim_setup.tcl entfernen.

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Intel® Stratix® 10 FPGAs und SoC FPGAs

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