Artikel-ID: 000075372 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.11.2017

Warum wird das Waitrequest-Signal während des Zurücksetzens bei der Simulation des Low Latency 40-Gbps Ethernet Intel® Stratix® 10 IP Core nicht bestätigt?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Niedrige Latenz 40G Ethernet Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Aufgrund eines Problems in der Intel® Quartus® Prime Softwareversion 17.1 wird in der Simulation das Waitrequest-Signal de-asserted (niedrig) bleiben, selbst wenn das Zurücksetzen bestätigt wurde. Dies verstößt gegen die Avalon® Memory-Mapped-Interface-Spezifikation und kann zu Fehlern von einigen Testbenches führen, ist aber kein funktionales Problem.

Lösung

Um dieses Problem zu umgehen, können Sie dieses Verhalten ignorieren und die Testbench-Fehler entweder ignorieren oder sie zu Warnungen herabstufen.

Dieses Problem wurde ab Version 18.0 der Intel® Quartus® Prime Pro Edition Software behoben

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

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