Dieser Fehler kann auftreten, wenn Sie ein IP-Upgrade in der Quartus® Prime Standard/Pro Edition Software Version 17.0 eines Arria® 10-Designs durchführen, das einen statischen VHDL-Wrapper enthält, der den JESD204B IP-Kern sofort aktiviert, wobei die Transceiver-dynamische Neukonfigurationsschnittstelle aktiviert ist.
Dies ist auf die Änderung des Port-Typs in reconfig_clk und reconfig_reset Ports vom std_logic zum Array-std_logic_vector zurückzuführen.
Dieses Problem beeinflusst keine Designs mit dem Verilog-Wrapper, der JESD204B IP instantt.
Um dieses Problem zu beheben, ordnen Sie die reconfig_clk & reconfig_reset im VHDL-Wrapper dem Array reconfig_clk(0) und reconfig_reset(0) des JESD204B IP-Kerns zu.
Beispiel:
Vor dem Ändern:
Port-Karte (
reconfig_clk => reconfig_clk,
reconfig_reset = > reconfig_reset,
reconfig_avmm_address => reconfig_avmm_address,
reconfig_avmm_read = > reconfig_avmm_read,
reconfig_avmm_readdata => reconfig_avmm_readdata,
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest,
reconfig_avmm_write => reconfig_avmm_write,
reconfig_avmm_writedata => reconfig_avmm_writedata,
...
Nach dem Ändern:
Port-Karte (
reconfig_clk(0) = > reconfig_clk,
reconfig_reset(0) = > reconfig_reset,
reconfig_avmm_address => reconfig_avmm_address,
reconfig_avmm_read = > reconfig_avmm_read,
reconfig_avmm_readdata => reconfig_avmm_readdata,
reconfig_avmm_waitrequest => reconfig_avmm_waitrequest,
reconfig_avmm_write => reconfig_avmm_write,
reconfig_avmm_writedata => reconfig_avmm_writedata,
...
Dieses Problem wird ab Intel® Quartus® Prime Software Version 17.0.1 behoben.