Artikel-ID: 000075368 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 28.03.2017

Gibt es Probleme in der VHDL-Variante des 1G/2,5G/5G/10G Multi-Rate Ethernet PHY IP Core für Arria V oder Arria 10 Geräte?

Umgebung

    Intel® Quartus® Prime Pro Edition
    1G 2,5G 5G 10G Multi-Rate Ethernet PHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Ja, wenn Sie den 1G/2,5G/5G/10G Multi-Rate Ethernet PHY IP Core für Arria® V instanziieren oder Arria® 10 Geräte innerhalb einer VHDL einen Block generieren, liegt ein Timing Constraints File (.sdc) Problem vor.

Die vom IP-Core angegebenen Timing-Einschränkungen sind ungültig, und eine ordnungsgemäße Timing-Analyse wird nicht durchgeführt.

 

Lösung

Um dieses Problem zu umgehen, verwenden Sie keinen VHDL-Generate-Block, um den IP-Kern zu instanziieren.

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs
Arria® V FPGAs und SoC FPGAs

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