Kritisches Problem
Ja, wenn Sie den 1G/2,5G/5G/10G Multi-Rate Ethernet PHY IP Core für Arria® V instanziieren oder Arria® 10 Geräte innerhalb einer VHDL einen Block generieren, liegt ein Timing Constraints File (.sdc) Problem vor.
Die vom IP-Core angegebenen Timing-Einschränkungen sind ungültig, und eine ordnungsgemäße Timing-Analyse wird nicht durchgeführt.
Um dieses Problem zu umgehen, verwenden Sie keinen VHDL-Generate-Block, um den IP-Kern zu instanziieren.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.