Artikel-ID: 000075367 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 22.01.2018

Warum schlägt das Designbeispiel für den 10G-REGISTER-Modus mit niedriger Latenz bei der dynamischen 10G-MAC-Generierung des 10GBASE-R-Registermodus Intel® Arria® 10 Gerät fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Software Version 17.0 und höher, schlägt das Ethernet 10G MAC mit niedriger Latenz dynamisch generierte 10GBASE-R Register-Modus fehl, wenn die Statistische Erfassung aktiviert ist.

    Lösung

    Um dieses Problem zu umgehen, fügen Sie die folgende sDC-Beschränkung in der altera_eth_top.sdc-Datei hinzu:

    wenn {$::quartus(nameofstackutable) == "quartus_fit"} {

    set_clock_uncertainty -von dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_pma_clk -zu dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_clkout -hold -add -100ps

    }

    Dieses Problem wird ab der Intel® Quartus® Prime Pro Edition Software Version 18.0 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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