Artikel-ID: 000075357 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 06.04.2017

Warum sendet der RapidIO II IP-Core, wenn TX Digital-Reset bestätigt wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • RapidIO II (IDLE2 bis zu 6,25 Gbaud) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Fehlers im RapidIO II IP-Kern kann der Transceiver mit der Übertragung 0xBC Zeichen beginnen, bevor TX Digital Reset (tx_digitalreset auf Arria® 10, oder tx_digitalreset_stat auf Stratix® 10) zurückgesetzt wurde.

    Dies kann dazu führen, dass einige Verbindungspartner IDLE1-Sequenz fälschlicherweise erkennen. Die Erkennung der IDLE1-Sequenz ist eine definierte Implementierung.

    Beachten Sie, dass der RapidIO II IP-Core die IDLE2-Sequenz verwendet.

     

    Lösung

    Dieses Problem wurde ab Softwareversion 17.0 des RapidIO II IP-Kerns behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 12 Produkte

    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Arria® V GZ
    Arria® V ST SoC-FPGA
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Cyclone® V SX SoC-FPGA
    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Stratix® V FPGAs
    Intel® Arria® 10 FPGAs und SoC FPGAs
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Arria® V GX

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