Artikel-ID: 000075347 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 24.07.2015

Fehler (15065): Takteingangsanschluss[0] von PLL "lvds_tx_pll" muss von einem nicht invertierten Eingabestift oder einem anderen PLL angetrieben werden, optional über einen Taktsteuerungsblock

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Dieser Fehler kann bei der Implementierung der MAX® 10 Soft TX LVDS IP im externen PLL-Modus unter Verwendung der Quartus® II SoftwareVersion 14.1 und neuer angezeigt werden. Der tx_inclock fehlt in der RTL-Quelle.

    Lösung

    Um dieses Problem zu umgehen, ändern Sie die Altera Soft LVDS TX IP in den internen PLL-Modus oder aktivieren Sie die Option "Register \'tx_in\' Input Port" im Register Transmitter Settings im MAX® 10 Soft TX LVDS MegaWi besondere™ Plug-in-Manager.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus® II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® MAX® 10 FPGAs

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