Kritisches Problem
Dieses Problem betrifft DDR2- und DDR3-Produkte.
DDR2- und DDR3-Designs mit dem harten Speichercontroller auf Arria V- oder Cyclone V-Geräte schließen das Timing möglicherweise nicht.
Folgendes sind mögliche Problemumgehungen für dieses Problem:
Problemumgehung 1:
Fügen Sie der UniPHY SDC-Datei die folgenden falschen Pfade hinzu (submodules/<core_name>_p0.sdc):
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*lfifo~LFIFO_IN_READ_EN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*vfifo~INC_WR_PTR_DFF
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*vfifo~QVLD_IN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*altdq_dqs2_inst|phase_align_os~DFF*
Die oben genannten Pfade sind harte Übertragungen, die korrekt funktionieren. Durch Das Durchschneiden dieser Pfade werden falsche Verzögerungsmodelle umgangen.
Problemumgehung 2:
Um die Sequencer-Takt-Domain-Frequenz zu verringern (clock_pll_avl_clk),
Öffnen Sie submodules/<core_name>_p0_parameters.tcl in
einen Texteditor und erhöhen Sie um eine der bedeutendsten Ziffern von ::GLOBAL_dut_if0_p0_pll_div(5).
Ändern Sie beispielsweise Folgendes:
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 6000000�
auf Folgendes:
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 7000000�
Öffnen Sie Submodule/_pll0.sv in einem Texteditor und ändern Sie den Wert der PLL_NIOS_CLK_FREQ_STR passend zur Leistung des PLL_NIOS_CLK_FREQ_STR Schritt.
Ändern Sie beispielsweise Folgendes:
parameter PLL_NIOS_CLK_FREQ_STR = "88.888883 MHz";�
auf Folgendes:
parameter PLL_NIOS_CLK_FREQ_STR = "76.190476 MHz";�
Dieses Problem wird in einer zukünftigen Version behoben.
