Artikel-ID: 000075260 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.06.2013

Warum werden meine Verzögerungskettenwerte nicht korrekt annotiert?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 und neuer funktioniert die Zurück-Annotation von Verzögerungsketteneinstellungen nicht korrekt. Dieses Problem betrifft Designs, die auf geräte mit Stratix® V, Arria® V und Cyclone® V ausgerichtet sind.

    Lösung

    Um dieses Problem zu umgehen, müssen Sie die Verzögerungsketteneinstellungen mit Kommentierten zurückhalten, indem Sie ein Tcl-Skript wie das unten stehende skript verwenden. Dieses Tcl-Skript verwendet als Beispiel D5-Verzögerungsketteneinstellungen.

    load_package chip_planner
    project_open
    read_netlist
    set nodes [get_nodes -type io]

    foreach_in_collection node {
        set name [get_node_info -info name -node ]
        set d5 [get_node_info -info "D5 Delay Chain" -node ]
       
        if { != 0 } {
            set_instance_assignment -name T9_DELAY -to
        }
    }
    project_close

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX

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