Artikel-ID: 000075245 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 10.02.2014

Warum schlägt meine Cadence* NCSIM* Arria® V PCIe*-Simulation fehl, wenn sie in L0 und Timeout stecken bleibt?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Avalon-MM Arria® V Hard IP für PCI Express* Intel® FPGA IP
  • Avalon-MM Arria® V GZ Hard IP für PCI Express* Intel® FPGA IP
  • V-Reihe Avalon-MM DMA für PCI Express*
  • Arria® V Hard IP für PCI Express* Intel® FPGA IP
  • Arria® V GZ Hard IP für PCI Express* Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems bei der Simulierung der Arria® V Hard IP für PCI* Express* mit Cadence* NCSim* in Quartus® II Version 13.0SP1 müssen die Simulationsmodelle aktualisiert werden.

    Lösung

    Die aktualisierten Dateien finden Sie unter NewArriaVModelFiles.zip und ersetzen die vorhandenen Dateien am Speicherort:

    \quartus\eda\sim_lib\cadence

    Dieses Problem wurde ab Quartus® II Version 14.0 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Arria® V ST SoC-FPGA

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