Artikel-ID: 000075232 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 15.10.2014

Interner Fehler im Chip Planner/LogicLock während der EMIF/PHYLite Kompilierung

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Wenn Sie die Quartus II Software Arria 10 Edition v13.1 verwenden zum Kompilieren eines Designs mit einer externen Speicherschnittstelle (EMIF) oder die PHYLite Schnittstelle, kann die folgende Fehlermeldung angezeigt werden:

    Interner Fehler: Untersystem: CPLL, Datei: /quartus/ph/cpll/refclk_gen6_param_util.cpp, Zeile: 113

    Start: 1, Ende: 2, Treiber: 4

    Lösung

    Platzieren Sie den Referenz-Taktstift und einen EMIF- oder PHYLite-I/O-Anschluss Stiftkontakt im selben IO_BANK.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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