Warum erfüllt mein im Basic-Modus (PMA-Direct) konfiguriertes Stratix IV GX oder Stratix IV GT Design das Timing nicht, selbst wenn die links-rechts-PL implemented.as Ls im Stratix IV-Handbuch, stratix_iv_gx_ki stratix_iv_gt_ki

Der Abschnitt "Links/Rechts PLL Requirement in Basic (PMA Direct) Mode" im Abschnitt "Stratix IV Clocking" im Teil 2 des Stratix IV Handbuchs gibt an, dass die Verwendung der linken/rechten PLL erforderlich ist,  um das Timing zwischen dem FPGA Fabric und der Transmitter-PMA-Schnittstelle für einfache (PMA-Direct) Konfigurationen über bestimmten Datenraten zu erfüllen. Diese links/rechts-PLLs sollten auf der gleichen Seite des Geräts platziert werden, um das Timing zu erfüllen.

Die Quartus® II Software Version 9.0 kann diese linken/rechten PLLs fälschlicherweise auf der anderen Seite des Geräts platzieren.

Um sicherzustellen, dass die Quartus II Software die links/rechts PLLs auf der gleichen Seite platziert, verwenden Sie eine der folgenden zwei Optionen:

• Geben Sie die PLL links/rechts nach Standortzuweisung an

1. Suchen Sie im Assignment Editor nach dem PLL-Ausgabe-Takt.
1. Öffnen Sie den Zuweisungseditor , indem Sie im Menü Zuweisungen auf "Assignment Editor" klicken
2. Klicken Sie im Kategoriefenster auf PLL.
3. Doppelklicken Sie auf das leere Feld in der Spalte In und klicken Sie auf den Pfeil auf der rechten Seite, um Knotensuche zu wählen. 
4. Suchen und wählen Sie den PLL-Ausgabe-Takt für Ihre jeweilige ALTPLL-Instanz aus.
5. Klicken Sie auf OK, um den Knotensucher zu schließen. Der PLL-Ausgabe-Taktsignalname wird jetzt in der Spalte "To" angegeben.
2. Weisen Sie Ihrem PLL-Ausgabe-Takt eine bestimmtephyisische PLL-Nummer zu, indem Sie in der Spalte Standort doppelklicken und eine bestimmte PLL auswählen.  Wählen Sie eine PLL auf der gleichen Seite des Geräts wie die Transceiver-Kanäle aus.  Wählen Sie beispielsweise eine rechte PLL (z. B. PLL_R4), wenn die entsprechenden Transceiver-Kanäle GXBR0, GXBR1, GXBR2 oder GXBR3 sind. 

• Geben Sie die links/rechte PLL nach "Edge"-Zuweisung an

1. Suchen Sie im Zuweisungs-Editor nach dem Ausgabe-Takt der linken/rechten PLL.
1. Öffnen Sie den Zuweisungseditor , indem Sie im Menü Zuweisungen auf " Assignment Editor" klicken.
2. Klicken Sie im Kategoriefenster auf "Edge".
3. Doppelklicken Sie auf das leere Feld in der Spalte In und klicken Sie auf den Pfeil auf der rechten Seite, um Knotensuche zu wählen.
4. Suchen und wählen Sie den PLL-Ausgabe-Takt für Ihre jeweilige ALTPLL-Instanz aus.
5. Klicken Sie auf OK, um den Knotensucher zu schließen.  Der PLL-Ausgabe-Taktsignalname sollte jetzt in "In"-Spalte gefüllt werden.
2. Weisen Sie Ihrem PLL-Ausgabe-Takt einen bestimmten Edge zu, indem Sie in der Spalte Standort doppelklicken und einen bestimmten Edge auswählen.  Wählen Sie die EDGE_LEFT Option, wenn sich die entsprechenden Transceiver-Kanäle auf der linken Seite des Geräts befinden, oder wählen Sie die EDGE_RIGHT Option, wenn sich die entsprechenden Transceiver-Kanäle auf der rechten Seite des Geräts befinden.

Zur Verifizierung können Sie den physischen Standort der ALTPLL-Instanzen mithilfe des Quartus II Chip Planners lokalisieren und bestätigen, nachdem der Vervollständigungsprozess abgeschlossen ist.