Welche Reset-Sequenz sollte ich befolgen, um Hardwareprobleme beim Link-Training in meinem PCI Express Soft IP Gen2 x4 oder x8 Design in Stratix IV GX/GT-Geräten zu beheben?

Wenn Sie Probleme beim Link-Training oder Down-Training auf Stratix® IV-Geräten haben, indem Sie den PCI Express Compiler in der Quartus II SoftwareVersion 9.1 und neuer verwenden, wobei Sie auf den Software-IP-Block (SIP) in Gen2 x4 oder x8 abzielen, stellen Sie bitte sicher, dass Ihr Reset-Controller die folgende Sequenz implementiert. Siehe folgendes Diagramm:

Abbildung 1. PCI-Express-Reset-Sequenzanforderung

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1. Pll_powerdown für pll_powerdown Dauer geltend machen (1) bis (2)
2. Wenn pll_locked geltend macht (3), tx_digitalreset aufheben (4)
3. Bei busy de-asserts (5), de-assert rx_analogreset (6)
4. Warten Sie 75us, nachdem Sie rx_analogreset (6) se-assertiert haben, und dann rx_digitalreset de-assertieren (7)
5. pipephydonestatus de-assert (8) weist darauf hin, dass der LTSSM_state in den Detect.active (9) Zustand übergeht
6. Durch die Änderung von pipephystatus in empfänger.detected (10) wird der LTSSM_state Übergang zum Polling-Status (11) vorgezeigt
7. Wenn sich der LTSSM_state im Polling (11) ändert, stellen Sie sicher, dass rx_digitalreset (12)
8. Überwachen Sie die rx_signaldetect[n-1:0] Signale, bis einer von ihnen (13) geltend macht und für 3 ms (14) bestätigt bleibt.
9. Wenn für 3ms (14) rx_signaldetect-Signal beibehalten wurde, rx_digitalreset aufheben (15)

Die Reset-Sequenz des PCI Express (PIPE) Funktionsmodus ist jetzt abgeschlossen.