Bei der Implementierung von Transceiver x4-Kopplungsprotokollen wie XAUI oder PCIe x4 gibt es einige Richtlinien für die Standortbeschränkung für Transceiver-Pins, die befolgt werden sollten.
Das nachstehende Beispiel nimmt an, dass ein Stratix® II GX EP2SGX130GF1508 Gerät, aber die gleiche Regel gilt für alle Geräte innerhalb der Stratix II GX Reihe.
Die physische Lane-Bestellung der einzelnen Transceiver in jeder Bank ist wie folgt nummeriert:
BankLaneRxTx
Bank 13Lane 1 GXB_Rx1 GXB_Tx1
Bank 13Lane 0 GXB_Rx0 GXB_Tx0
Bank 13Lane 2 GXB_Rx2 GXB_Tx2
Bank 13Lane 3 GXB_Rx3 GXB_Tx3
Bank 14Lane 1 GXB_Rx5 GXB_Tx5
Bank 14Lane 0 GXB_Rx4 GXB_Tx4
Bank 14Lane 2 GXB_Rx6 GXB_Tx6
Bank 14Lane 3 GXB_Rx7 GXB_Tx7
Und so weiter für Banken 15, 16 und 17.
Damit die Quartus® II Software auf ein gebundenes x4-Protokoll passt, müssen die Hochgeschwindigkeits-Transceiver-Signalnamen der relativen physischen Transceiver-Kanalnummer innerhalb eines Transceiver-Blocks wie unten gezeigt entsprechen.
Bank LaneRxTx
Bank 13Lane 1RxDatain (1) (GXB_Rx1) TxDataout(1) (GXB_Tx1)
Bank 13Lane 0RxDatain (0) (GXB_Rx0) TxDataout(0) (GXB_Tx0)
Bank 13Lane 2RxDatain (2) (GXB_Rx2) TxDataout(2) (GXB_Tx2)
Bank 13Lane 3RxDatain (3) (GXB_Rx3) TxDataout(3) (GXB_Tx3)
Oder wenn Sie die Bank 14 verwenden
Bank LaneRxTx
Bank 14Lane 1RxDatain (1) (GXB_Rx5) TxDataout(1) (GXB_Tx5)
Bank 14Lane 0RxDatain (0) (GXB_Rx4) TxDataout(0) (GXB_Tx4)
Bank 14Lane 2RxDatain (2) (GXB_Rx6) TxDataout(2) (GXB_Tx6)
Bank 14Lane 3RxDatain (3) (GXB_Rx7) TxDataout(3) (GXB_Tx7)
Und so weiter für Banken 15, 16 und 17.
Wenn Sie diese Richtlinien nicht befolgen, kann dies zu einer nicht geeigneten oder nicht funktionierenden Schnittstelle führen.