Artikel-ID: 000075180 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 23.09.2011

Endgültige Timing-Modelländerung: Stratix III DDR-Eingabefunktionsfehler

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Stratix III DDR-Eingaberegister erfassen keine am Netzwerkrand ausgerichteten Daten korrekte Eingabe von Daten, während der TimeQuest Timing Analyzer positiv erscheint Slack, wenn Sie den Corner Clock Pin und die Corner PLL verwenden. Das Endgültige Das Timing-Modell wurde für Stratix III Geräte durch Aktualisierung der Verzögerung für einen Pfad vom Ecktaktstift zur Eck-PLL.

    Lösung

    Designs, die den betroffenen Pfad auf dem betroffenen Stratix III-Teile müssen den TimeQuest Timing Analyzer erneut ausführen. Wenn es neue Zeitplanungen gibt Verletzungen treten auf, Sie müssen den "Schlosser" erneut ausführen.

    Dieses Problem wurde in der Quartus II Softwareversion 10.0 behoben SP1.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® III FPGAs

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