Kritisches Problem
Beschreibung
Stratix III DDR-Eingaberegister erfassen keine am Netzwerkrand ausgerichteten Daten korrekte Eingabe von Daten, während der TimeQuest Timing Analyzer positiv erscheint Slack, wenn Sie den Corner Clock Pin und die Corner PLL verwenden. Das Endgültige Das Timing-Modell wurde für Stratix III Geräte durch Aktualisierung der Verzögerung für einen Pfad vom Ecktaktstift zur Eck-PLL.
Lösung
Designs, die den betroffenen Pfad auf dem betroffenen Stratix III-Teile müssen den TimeQuest Timing Analyzer erneut ausführen. Wenn es neue Zeitplanungen gibt Verletzungen treten auf, Sie müssen den "Schlosser" erneut ausführen.
Dieses Problem wurde in der Quartus II Softwareversion 10.0 behoben SP1.