Das I/O-Element (IOE) registriert sich in der Stratix® und Cyclone® Gerätereihe ein synchrones Clear (sclr) Signal umfasst, aber es gibt keine Option in der Quartus® II Software, dieses SCLR-Signal zu verwenden. Wenn Sie beispielsweise die Logikoption Fast Output Register auf ein Ausgaberegister anwenden, platziert die Quartus II Software dieses Register in das IOE, aber das SCLR-Signal des IOE-Registers wird nicht verwendet. Die Quartus II Software verwendet ein Logikelement (LE), um die synchrone Clear-Funktionalität mit einem AND-Gate für das Clear-Signal und Datensignal zu implementieren.
Um das synchrone Clear-Signal zu nutzen, instanziieren Sie ein DFFEAS primitives in Ihrem Design und verbinden Sie das SCLR-Signal entsprechend, wie im folgenden Beispiel gezeigt:
module dff_with_sclr_packable_in_io (input d, clk, sclr, output q);
dffeas my_packable_dff (.d(d), .clk(clk), .sclr(sclr), .q(q));
endmodule
Standardmäßig wird dieses Register im Kern des Geräts platziert, aber wenn Sie eine Zuweisung für das Fast Input Register oder das Fast Output Register anwenden, ist das Register in das I/O-Element gepackt und verwendet die sclr dedizierte Hardware.
Weitere Informationen zu Primitiven auf niedriger Ebene wie DFFEAS finden Sie im Benutzerhandbuch für Design mit Low-Level Primitives (PDF).