Benutzerhandbücher für Arria V, Arria V GZ, Cyclone V und Stratix V PCI Express zeigen falsches Timing für Konfigurationsraumsignale der Transaktionsebene an

Benutzerhandbücher für Arria V, Arria V GZ, Cyclone V und Stratix V PCI Express für die Die Schnittstellen Avalon-ST und Avalon-MM zeigen ein falsches Timing-Diagramm für die Transaktion an Layer Configuration Space Signals (tl_cfg*). Das Konfigurationsraumregisterzugriffs-Timing zeigt an tl_cfg_add und tl_cfg_ctl aktualisierung jedes Zyklus. Je nach Ihrer Parameterisierung aktualisieren diese Signale jedoch tatsächlich alle vier oder acht Taktzyklen. Darüber hinaus ist diese Schnittstelle ein Multi-Zyklus-Pfad. Je nach den ausgewählten Parametern müssen Sie diese Schnittstelle in der Mitte abtasten eines Fensters mit vier oder acht Zyklus, um einen ordnungsgemäßen Betrieb zu gewährleisten.

Dieses Problem wurde in den Versionen dieser Benutzerhandbücher vom 31. Oktober 2016 behoben.