Artikel-ID: 000075119 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 16.07.2013

Fehler: Verilog HDL-Fehler unter altera_irq_clock_crosser.sv(21): Modul "altera_irq_clock_crosser" kann nicht mehr als einmal als Datei angegeben werden: <directory path="">/altera_irq_clock_crosser.sv Zeile: 21</directory>

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 können Sie diesen Fehler bei der Generierung von Qsys-Systemen sehen, die IRQ Clock Crosser Logic verwenden.

    Lösung

    Um dieses Problem zu beheben, führen Sie die folgenden Schritte durch:

    1. Öffnen Sie die Datei altera_irq_clock_crosser_hw.tcl im Installationsverzeichnis von Quartus II in einem Texteditor:
      \ip\altera\altera_irq_clock_crosser
    2. Entfernen Sie die Zeile: "set_module_property SIMULATION_MODEL_IN_VERILOG true"
    3. Fügen Sie die Zeile hinzu: "add_file altera_irq_clock_crosser.sv {SYNTHESIS SIMULATION}"
    4. Speichern Sie die Datei und generieren Sie das Qsys-System erneut

    Dieses Problem wurde für die Quartus II Software Version 13.0 und neuer behoben.

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