Eine Intel® Stratix®-10-FPGA-LVDS-Hochgeschwindigkeits-I/O-Schnittstelle kann auf eine andere Datenrate oder Phasenverlagerung eingestellt werden, allerdings nur, wenn im LVDS SERDES Intel® FPGA IP Kernparametereditor die Option Externe PLL verwenden ausgewählt ist. Wenn diese Option nicht ausgewählt ist, kann eine Änderung der Datenrate oder Phasenverlagerung dazu führen, dass die Dynamic Phase Alignment (DPA) Schaltungen nicht gesperrt werden, selbst wenn die korrekte Rücksetz- und Initialisierungssequenz befolgt wird.
Weitere Informationen zum Modus External PLL verwenden finden Sie im Benutzerhandbuch Intel® Stratix® 10 High-Speed LVDS I/O, Abschnitt 3.1.7,
Weitere Informationen zur Rücksetz- und Initialisierungssequenz finden Sie im Intel® Stratix® 10 High-Speed LVDS I/O Benutzerhandbuch, Abschnitt 4.2.2.